Flash介面革命 标准化少脚位高效能

Flash介面革命–标准化少脚位高效能

快闪记忆体有许多介面与标准，可针对各种应用商品需求来导入设计。早期的标准为了提升效能，大多以并列化的汇流排设计架构，然而行动装置的轻薄化，使得简化设计成为快闪记忆体介面所要努力的方向，目前快闪记忆体以串列化设计、减少脚位数，体积可以缩更小，加上采用高速汇流排传输，甚至混合NOR和NAND的设计，让嵌入式市场平台的PCB布线简化，降低成本；此外，在NAND Flash濒临制程上极限之际，旺宏也展示他们在新世代记忆体的研发进度，如PCM、ReRAM等等…

旺宏电子简介与快闪记忆体技术演进

在当今行动装置、嵌入式系统的记忆体设计，大多是以Flash Memory （快闪记忆体）为主，并分成NOR和NAND两大类，NOR主要以存放较少更动的韧体码为主，NAND主要存放使用者经常存取的大量资料为主。Flash记忆体厂商们会透过参与产业标准化的制订，让新一代传输介面成为业界标准，让下一代系统晶片设计时导入新的介面与标准，以加速嵌入式系统产品的开发时程。

本论坛邀请到旺宏电子快闪记忆体产品行销专案经理Gabriel Chou （周志鸿先生）来为其公司产品做说明，他表示旺宏已是唯读与快闪记忆体领导厂商：ROM出货量世界第1，Serial Flash全世界第2，NOR Flash全世界第3。

由于行动装置的流行，加上如今每个使用者都拥有超过1部装置，带动了Flash的增长每年超过17%的年增率，而储存容量也以千倍的演进提升。Chou以旺宏专精的NVM（非挥发性记忆体）领域做说明，从最早期EEPROM容量是以KB 计算，后来到NOR便以MB计算，这些产品是以存放Code为主，而在Data存放为主的SLC/MLC/TLC NAND/ROM （还有新世代PCM、RRAM） 已进化到GB为主，而未来3D NAND甚至将逼近以TB为主。

快闪记忆体介面 简化/高效/低耗

Chou接着就Flash传输介面的规格演进做说明，NOR和NAND往常是以Parallel（并列）为主，由于脚位数超多，后来改成以Serial（串列, 或称SPI bus, 序列周边介面）为主，脚位数减少了，但为维持效能，逐渐演变成双I/O、4 I/O，甚至未来高达8 I/O的设计。在储存介面标准，有SATA、eMMC、以及未来的UFS等规范。

Chou表示，以旺宏Parallel（Ad-mux或Page Mode）的NOR和Parallel-NAND的出货量逐年递减，而SPI-NOR、SPI-NAND的逐年提升，可看出“降低pin count（脚位）简化设计”、“增加I/O数提高效能”已是业界设计的趋势。而标准的eMMC/UFS也（即将）成为大容量3C产品的主流，至于LPDDR介面未来是否会流行，Chou表示还在观望中。

值得观察的是，eMMC的规格演进其实跟SPI很类似，就是增加I/O数，到了8个I/O时，SPI x8可达1.6Gbps传输速度，而eMMC v5.0加入DDR机制，更达到HS400 x8 （3.2Gbps）的传输标准。

混和式快闪记忆体的介面设计

各类记忆体（EEPROM、PCM、ROM、NOR、NAND）技术都有其专属传输介面，以及搭配的控制器，厂商们将这些纷纷标准化，就是让系统厂商可以简化设计，加速产品开发时程，这也是产界的趋势。

然而NAND Flash由于往2x奈米、甚至1x奈米制程迈进，为追求更高稳定性，因此需要搭配更好的Controller（记忆体控制器），提供更高bit数的ECC（错误检查与校正）机制，以确保资料的存取可靠性。

因记忆体的多元化，透过Controller提供标准介面的记忆模组，将是未来的趋势。

以旺宏2012年发表的HybridFlash就是基于此概念，将XtraROM、Serial Flash及Controller三个部分包起来成为一个MCP（Multi-chip Package, 多晶片封装），并透过eMMC或SPI介面来传输。适合各种嵌入式系统的OS、开机码、更新码存放，以及传输介面使用，不仅兼顾记忆体追求弹性（存放更新码/参数）与可靠性（存放开机码/OS）的目标，同时具有价格优势。目前有2~8Gb容量可供选择。

未来记忆体发展方向与成果

旺宏在研发创新上不遗余力，2012年投资19%比例在研发费用，如今累积5千个以上的专利，成为全球科技业前18强。而在各记忆体相关的技术论坛上，其发表的Floating Gate （浮闸）、Charge Trapping（电荷捕捉）等NVM技术，及新世代记忆体如PCM（相变化记忆体，与IBM共同开发）、ReRAM（可变电阻式记忆体）的报告数量上，也领先竞争对手，足见旺宏在NVM领域的专业与坚持。

此外，旺宏开发了世界上最小的VG （垂直闸） 3D NAND记忆体，目前已可做到于37.5奈米的制程技术，堆叠高达8层的记忆体，未来3年内将朝36奈米、2x奈米迈进，以应付未来需要更大容量、体积更轻薄的行动装置需求。