从异质整合技术看下一波IC晶片创新动能

生活中不论是手机、电脑还是资料中心的伺服器，其中的数据都仰赖半导体晶片进行运算，过去十几年晶片效能都靠着半导体制程的改进而成长：透过更先进的制造工艺，在相同单位面积的晶片上置入更多的电晶体，藉此在体积不增加的前提下提升晶片的效能与功耗表现。

当半导体先进制程迈入 7奈米(nm) ，展望 5nm ，电晶体大小不断接近原子的物理体积限制，电子及物理的限制也让先进制程的持续微缩与升级难度越来越高，而为了要跳脱瓶颈，投资在研发的成本也随之呈跳跃式的成长，使得晶片的效能陷入成长趋缓的态势，许多分析师甚至因此认定半导体业不久即将面临成长瓶颈，过去被认为坚不可摧的“摩尔定律”也即将告终。

事实上，业界早已转向寻找其他的可能性，解决办法就是从晶片的布局设计着手，例如将原先单层的晶片朝向多层晶片堆叠发展，也就是广义上的“3D 晶片设计”，例如英特尔（Intel）便发展出“Foveros 架构”：将 CPU 、 GPU 、记忆体以及连接介面进行三维堆叠，能更有效率利用空间，让晶片在同样的效能下，有更小的体积并消耗更少的电力。

另一方面，台积电也在今年完成了首颗 3D 晶片的封装作业──长远而言，发展多维度的晶片设计架构已经成为趋势，全球半导体产业致力寻找后摩尔定律时代的突破口，而除了单纯从平面到3D的晶片设计，产业界也正积极从其他方式着手提升晶片效能，其中“异质整合路线图（Heterogeneous Integration Roadmap）”是最受关注的一项发展方向。

异质整合技术：从同质多晶片到异质多晶片封装

所谓的“异质整合（Heterogeneous Integration）”，定义上是透过 2.5D 及 3D 等多维度空间设计，将多个不同性质的电子元件整合进单系统级封装中（System in Package, SiP），不像过去封装个别的晶粒而成单一功能的IC，当“异质整合”成为产业技术的主流趋势，封装范围已不仅限个别晶粒（Die），还包括微机电系统（MEMS）、被动元件、独立晶片及多项电子系统，成品为一个具体而微的多功能高阶晶片。

举个例子，高通的骁龙行动处理器（Snapdragon）是一种系统单晶片（System on Chip, SoC），以 2D 或是 2.5 D 的架构整合了多项数位微处理器，像是 CPU 、 GPU 、 RAM 以及 Modem ，成功缩小晶片组的体积，达到智慧型手机对体积的严苛要求，但整合范围仅限同性质的数位讯号晶片，单一晶片仅有数位运算功能。

“异质整合”则进一步扩大整合的范围：除了数位讯号晶片，还将封装范围延伸到不同性质的类比晶片与微电子系统，包含光源感测器、微机电麦克风、射频天线、生物感测器等晶片元件都被包进同一个封装单位，让单一晶片本身便具有运算、光感测、收音、录音、通讯与生物辨识等多项功能。

赋予单一晶片多功能与体积优势

为何异质整合特别？ 智慧型手机为因应消费者需求需同时具备多项功能，因此需要大面积的主机板连结多个晶片，才能组成一支正常运作的手机，而整个主机板就占据手机 40% 以上的面积，导致智慧型手机的尺寸很难再趋轻薄短小。

透过“异质整合”，不须透过主机板连接多项电子元件，多种不同性质的元件都能被封装成“单一晶片”，不但能缩减大量的体积，还能依照不同应用场域的需求扩充晶片的功能，例如同时将数位晶片、类比晶片、感测器以及天线等异质元件透过整合成为单一晶片，这个集合晶片能独立执行多项功能，晶片之间的物理距离减少也会降低讯号传输的耗电量与延迟时间，一次满足省电节能与效率提升的需求。

一般而言，科技产业向来是“商业应用”带动“硬体发展”，随着数据时代来临， 5G、物联网、量子电脑、人工智慧等科技应用正推高运算效能的门槛，除了满足数据的采集、分析与运算的需求之外，晶片设计上也必须依据领域不同而提高调整弹性。

举例来说，物联网晶片的工作环境复杂，需要在各式各样难以维护的环境下长时间运作，必须使用多功能且高效能的晶片进行数据采集与边缘计算，低功耗以及通讯的稳定度这时就显得相当重要，如果晶片设计公司可以透过精进“异质整合技术”，成功在维持高良率的前提下整合多项不同晶片来扩充单一晶片功能，便能打造出体积小、效能高、在各种场景的终端应用皆能发挥强大功能的单一晶片。

步入后摩尔定律时代，未来半导体产业不只追求制程上的持续微缩，更在体积、耗能与数据运算架构的设计上都需要进一步的突破，而“异质整合技术”正带领着产业探索晶片架构、运算效率，以及负载功能的全新可能性。