利用虚拟处理加速制程最佳化

业界朝先进CMOS制程微缩以及新记忆体技术的进展，已为元件制造商带来了日益复杂的结构难题。例如，在记忆体领域，NAND利用堆叠层数的增加来实现垂直微缩，因此需面临蚀刻高深宽比图案，以及在保持占位面积微缩的同时，有更多记忆层会彼此接触的挑战。虽然透过采用独特的整合与图案化(patterning)方式可克服微缩问题，但却会为设计规则带来挑战。

二维(2D)设计规则检查(DRC)已不再足以达成效能和良率目标；完全依赖实验设计(DOE)实现制程特征化和最佳化也同样不行了。过去习惯于在开发制程配方时节省成本和时间的工程师，现在他们必须进行数百次的DOE，而这些DOE又需要耗费大量的下线时间和材料，包括晶圆。

此外，制程步骤之间的非直觉交互作用，以及日益严格的制程容许范围，都使利用第一原理的建模方法难以同步实现效能和良率的最佳化。因此，我们必须对复杂的制程步骤建立3D理解，而虚拟制造建模平台Coventor SEMulator3D便是为此所开发的。

虚拟制造建模平台能做什么？

此软体透过从一系列的单元处理步骤来创建3D数位制程整合模型，以进行制程流程的模拟。利用完全整合的制程流程模型，SEMulator3D可预测制程改变对下游的影响，若不利用模拟的方式，就必须在晶圆厂中进行实际的开发和测试作业。

例如，工程师可利用该软体快速为Replacement Metal Gate (替换金属闸极，RMG) FinFET建模，而此FinFET结构采用了沟槽优先金属硬式罩幕(Trench First Metal Hard Mask，TFMHM)后段(BEOL)和自我对准导孔(SAV)设计。一旦工程师确认已经建立了3D模型，就可以萃取2D和3D测量(metrology)和电气指标。

此软体的电气分析模组还增加了电阻和电容萃取功能，有助于了解制程和设计的敏感度。它为3D建模以及电气功能验证提供了一个单一平台，因此速度更快。与独立式解算器中使用的理想几何形状相比，SEMulator3D中使用的制程预测性和矽晶准确性结构可以更精确地反映被制造的元件。