SK 海力士预测储存未来：3D NAND 600 层以上，DRAM 10 奈米以下

最近 IEEE 国际可靠性物理研讨会，SK 海力士分享近期和未来技术目标愿景。SK 海力士认为，层数增加到 600 层以上，可继续提高 3D NAND 容量。此外有信心借助极紫外（EUV）光刻技术将 DRAM 技术扩展到 10 奈米以下，以及将记忆体和逻辑晶片整合到同设备，以应付不断增加的工作负载。
SK 海力士首席执行长李锡熙说：“我们正在改进 DRAM 和 NAND 各个领域的技术发展所需的材料和设计结构，并逐步解决可靠性问题。如果以此为基础，取得创新，将来有可能实现 10 奈米以下 DRAM 制程和堆叠 600 层以上 NAND。”
3D NAND 未来将达 600 层以上历史经验早证明，3D NAND 无论性能还是可拓展方面，都是非常高效的体系结构，因此 SK 海力士将在未来几年继续使用。早在 2020 年 12 月，SK 海力士就推出有 1.6Gbps 介面的 176 层 3D NAND 储存器，且开始和 SSD 控制器制造商一起开发 512GB 的176 层储存晶片，预计 2022 年会基于新型 3D NAND 储存器驱动。
几年前 SK 海力士认为可将 3D NAND 扩展到 500 层左右，但现在有信心可在不久的将来扩展到 600 层以上。随着层数增加，SK 海力士及其他 3D NAND 生产商不得不让每层更薄，NAND 单元更小，并引入新电介质材料保持均匀电荷，保持可靠性。
SK 海力士已是原子层沉积领域的领导者之一，因此下个目标是实现高深宽比（A / R）接触（HARC）刻蚀技术。同样对 600 层以上可能还需要学会如何将多层晶圆堆叠。
业界何时才能有 600 层以上 3D NAND 设备及如此惊人的层数将带来多大容量，SK 海力士没有具体预测，不过仅凭 176 层技术就着眼于 1TB 产品，因此 600 层以上产品容量将很巨大。
DRAM 的未来：EUV 低于 10 奈米
与美光科技不同，SK 海力士认为采用 EUV 光刻技术是保持 DRAM 性能不断提高，同时提高储存晶片容量、控制功耗最直接的方法。借助 DDR5，SK 海力士不得不推出容量超过 16GB 的储存设备，数据传输速率可达 6,400GT/s，这些储存设备将堆叠在一起以构建大容量 DRAM。
由于未来的储存器产品必须满足高性能、高容量及低功耗等要求，因此先进制造技术更重要。为了成功发展 EUV 技术，SK 海力士正开发稳定 EUV 图案和缺陷管理的新材料和光阻剂。SK 海力士也在寻求新电池结构，同时透过使用由高介电常数材料，制成更薄电介质保持电容。
值得注意的是，SK 海力士也在寻找减少“用于互连金属”电阻的方法，这表明 DRAM 晶体管尺寸已非常小，以至于触点将成为瓶颈。借助 EUV，晶体管将缩小尺寸，提升性能并降低功耗，接触电阻将成为 10 奈米以下瓶颈。不同晶片生厂商用不同方式解决问题：英特尔决定使用钴代替钨，台积电和三星则选择选择性钨沉积制程。SK 海力士未详细说明抗接触电阻的方法，只是表明正在寻求下一代电极和绝缘材料并引入新制程。
融合处理和记忆体的近记忆体处理除了使 DRAM 速度更快并提高容量，SK 海力士还期待融合记忆体和处理技术。如今超级电脑使用的尖端处理器，透过插入器连接到高频宽（HBM），SK 海力士称为 P 奈米（近记忆体处理），并断言下一步将是处理器和记忆体存在于单个封装的 PIM（记忆体处理），最终将寻找 CIM（记忆体计算），将 CPU 和记忆体整合。
SK 海力士 CIM 很大程度与今年 2 月推出的三星 PIM（记忆体处理）概念相似，并可能满足 HJEDEC 定义的工业标准。三星 HBM- PIM 将以 300MHz 运行的 32 个支援 FP16 可编程计算单元（PCU）嵌入 4GB 记忆体裸片。可使用常规储存命令控制 PCU，并执行一些基本计算。三星声称 HBM-PIM 记忆体已在领先 AI 解决方案提供商 AI 加速器试验，可使用 DRAM 制程制造，对不需高精度但可从数量众多简化内核受益的 AI 和其他工作负载意义重大。
目前尚不清楚 SK 海力士是否将根据三星即将发表的 JEDEC 标准实施 CIM，或采用专有技术，但可确定的是，全球最大 DRAM 制造商对融合储存器和逻辑设备都抱有相似愿景。
逻辑和记忆体的融合对利基应用非常有意义，同时还有更多常见应用程序可从记忆体、储存和处理器更紧密整合受益。SK 海力士正开发紧密整合异构计算互连封装技术，这些封装包含处理 IP、DRAM、NAND、微机电系统（MEMS）、射频辨识（RFID）和各种感测器。不过 SK 海力士尚未提供更详细的讯息。