三星电子在3D DRAM技术上取得突破

韩媒周一 (20 日) 报导，南韩科技巨擘三星电子成功将下一代储存半导体 3D DRAM 堆叠到 16 层。
三星电子执行副总裁 Siwoo Lee 在 14 日的国际存储器研讨会 (IMW) 2024 上与记者见面时表示：“三星在内的一些公司已成功将 3D DRAM 堆叠到 16 层”。他补充说：“现在不是量产阶段，而是可行性验证阶段”。
3D DRAM 是一种称为“垂直堆叠单元阵列电晶体 (VS-CAT)”的新一代存储器，其概念是像堆叠纸张一样垂直堆叠 DRAM 单元。三星电子透过 VS-CAT 和垂直通道电晶体(VCT) 等，旨在在下一代 DRAM 市场中拉开技术差距。
李石宇副会长曾在美国美光负责下一代存储器研究。去年被三星电子引进。
三星电子高层提到的 3D DRAM 是垂直堆叠单元的 VS-CAT。与现有的 DRAM 结构相比，可以放入较多的单元，且电流干扰现象较少。
VS-CAT 预计将与现有的 DRAM 不同，透过结合两张晶圆来制造。也就是说，将周边 (逻辑) 和储存单元分别附加。这与 YMTC 的 Xtacking 概念相似。
产业相关人士称，在 3D DRAM 的情况下，如果像现有 DRAM 一样将周边附加在单元层旁边，则会出现面积过大的问题，为了解决这个问题，必须在不同的晶圆上制造驱动周边和单元，然后将其附加。预计 3D DRAM 堆叠将应用晶圆对晶圆 (W2W) 形式的混合键合。 W2W 键合已应用于快闪存储器和 CMOS 影像感测器(CIS)。
三星电子当天在小组讨论环节也提到了 3D DRAM 的背面供电 (BSPDN) 应用可能性。 BSPDN 是一种将电力和讯号线布置在背面的技术，可以解决互连瓶颈等问题，预计将用于 2 纳米以下的尖端非储存制程。三星电子首次提到 DRAM 的 BSPDN 应用可能性。
三星电子除了 VS-CAT 之外，还在研究将电晶体结构垂直堆叠的 VCT 形式的 3D DRAM。
业界将 VCT 称为 4F 平方。 4F 平方是三星电子最近正在研究的单元阵列结构。据称，与 6F 平方相比，芯片尺寸可减少约 30%。业界预计 VCT 结构将用于 10 纳米以下的 DRAM，并被评为解决微细化极限的关键之一。
三星电子计划在 2025 年推出的样品也是 VCT 形式的 3D DRAM。Lee 在被问及明年将公开何种形式的 3D DRAM 样品时回答说：“（明年公开的）不是 3D DRAM，而是 4F 平方”。
SK 海力士和美光 (MU-US) 等公司正在集中开发堆叠单元形式的 3D DRAM。 SK 海力士高层相关人士表示：“尚未决定是否进行 4F 平方开发”。