​SK 海力士目标 10nm以下采 3D DRAM 技术

SK海力士近期宣布，正计划开发4F2（方形）DRAM技术，这一动向与其主要竞争对手三星的策略颇为相似。在首尔举办的一场产业会议上，SK海力士的研究员Seo Jae Wook于周一（12日）指出，自从1c DRAM实现商用化以来，极紫外线（EUV）制程的成本便迅速上升。
Seo Jae Wook表示，目前是时候评估使用EUV制程生产DRAM的经济可行性了。他指出，公司正考虑在未来的DRAM制造中采用垂直栅极（VG）技术，即所谓的“3D DRAM”。
SK海力士的此举标志着其在存储器技术领域的新方向。随着市场对于更小尺寸、更高效能芯片的需求日益增长，探索如3D DRAM这样的先进制造技术成为了行业的重要趋势。通过采用EUV技术，SK海力士旨在降低生产纳米级别DRAM的成本，同时提升其存储产品的竞争力。
在存储器行业内，技术创新一直是推动行业发展的关键动力。SK海力士的这项新技术，不仅展现了公司在高端存储器领域的研发实力，也反映了整个行业为满足未来数据中心、服务器及智能手机等高性能计算需求，对先进存储解决方案的追求。 尽管面临EUV制程成本较高的挑战，SK海力士通过采用3D DRAM设计，希望能够在保持产品性能的同时，有效控制生产成本。这种技术转变可能会对市场上的存储器供应和价格产生影响，进一步加剧行业内的竞争。
总体而言，SK海力士的这一战略决策不仅体现了其对市场需求变化的快速响应能力，也显示了公司在推动存储技术进步方面的决心。随着技术的不断成熟和应用，未来的存储器市场竞争格局可能会因此而发生重要变化。
韩媒The Elec报道，VG是存储器制造商内部所称的“4F2”，这是一种经过深入研究的单元阵列结构。在这种结构中，电晶体垂直堆叠，也被称为“3D DRAM”。三星将这种3D DRAM命名为“垂直通道电晶体”（Vertical Channel Transistor，简称VCT）。4F2的组成从下到上依次是源极（source）、闸极（gate）、汲极（drain）和电容器（capacitor）。字元线（Word Line）连接至闸极，而位元线（Bit Line）则连接至源极。与传统的6F2 DRAM相比，使用该单元阵列可以减小芯片表面面积达30%。
据知情人士透露，三星和SK海力士计划在10纳米制程以下的DRAM应用4F2技术。SK海力士的Seo Jae Wook认为，通过采用VG或3D DRAM制程设计，能显著降低EUV制程成本，减幅可达一半。
这种创新的4F2单元阵列不仅优化了存储器件的结构，还有助于提高制造效率和降低成本。对于追求更高性能和更低功耗的存储器市场而言，三星和SK海力士采用4F2技术无疑将推动行业的发展。随着技术的成熟和应用范围的扩大，未来的存储器产品有望在性能和成本效益上实现重大突破。
三星电子近日宣布，在3D DRAM技术方面取得了重大突破，成功将该技术的堆叠层数提升至16层。公司表示，目前该项目尚处于可行性验证阶段，还未进入量产阶段。
这一技术突破标志着三星在高端存储器领域的研发实力持续增强。通过增加DRAM的堆叠层数，能够显著提升存储器的性能及容量，满足日益增长的数据中心和服务器市场需求。三星此次技术进展的核心在于其先进的纳米级工艺技术。该技术使得芯片能够在极小的面积内实现更高的存储密度，进而提高了数据的存取速度及处理能力。
在全球存储器市场竞争日益激烈的背景下，三星的这一技术突破无疑将增强其市场竞争力。尤其是在智能手机、笔记本电脑和台式机等消费电子产品领域，高性能的存储器需求持续增长。随着技术的进步和市场的扩展，三星计划逐步推动3D DRAM技术的商用化。这不仅将为消费者带来更优质的产品体验，也将促进整个存储器行业的技术进步和发展。
 三星还强调了与行业合作伙伴的紧密合作，包括机构在内的多家知名分析和咨询机构。这些合作有助于三星更好地理解市场需求，加快新技术的应用和普及。
总体来看，三星在3D DRAM技术上的成功堆叠，不仅展现了公司在存储器技术领域的领导地位，也预示着未来存储器技术向更高性能、更高容量发展的趋势。随着技术的成熟和应用的推广，预计将对数据中心、服务器、智能手机等多个领域产生深远影响。