三星计划于2025年推出首批HBM4存储器样品

三星预计将于今年晚些时候推出首款HBM4存储器元件，并计划从2025年初开始交付样品。据报道，三星将采用最新的10纳米级技术来制造HBM4 DRAM设备，并使用4纳米级逻辑技术生产HBM4的基础芯片。

根据《The Elec》的报道，三星在完成首批HBM4存储器元件和基础芯片的生产后，将进行几个月的生产和组装。随后，三星将对这些HBM4堆叠进行内部测试，并开始向主要客户提供样品，这些客户可能包括人工智能（AI）和高性能计算（HPC）处理器的领先厂商。

三星对此未做进一步回应，但外界预计HBM4将于2025年底开始量产，实际产品的上市时间仍需观察。

《The Elec》指出，三星计划使用最新一代的10纳米级（10c纳米、12纳米）DRAM制程来制造HBM4存储器层，并用4纳米级逻辑技术生产2048位的HBM4基础芯片。这些芯片可以直接安装在三星自家SAINT-D或类似技术处理器上。

标准组织JEDEC固态技术协会公布了HBM4的相关规格，HBM4将具有24 Gb和32 Gb的容量密度，并支持4层、8层、12层和16层的TSV堆栈。该委员会已就高达6.4 Gbps的速度达成初步协议，并在讨论更高的频率。目前尚难以预测三星初期HBM4模块的具体配置，但预计三星将于明年下半年开始量产12层HBM4堆叠。

与此同时，竞争对手SK海力士计划在下半年开始量产HBM4，但尚未透露样品的具体时间。SK海力士最初倾向于使用1b DRAM技术制造HBM4存储器层，而三星则决定采用1c生产技术。

SK海力士将与台积电合作，共同研发HBM4基础芯片。台积电在2024年欧洲技术研讨会上透露，将采用先进的12FFC+（12纳米级）和N5（5纳米级）制程技术来生产这些基础芯片。借助台积电的技术，不仅能实现更密集的逻辑集成和更精细的互连间距，还能够将存储器直接集成到CPU和GPU上。台积电采用12FFC+技术生产的基础芯片，将通过硅中介层连接存储器和主机处理器。