韩媒：三星来了！1c DRAM 良率突破 50%，HBM4 下半年量产

三星电子传来重大喜讯，成功突破 10 纳米级第六代（1c）DRAM 制程的良率门槛，良率超过 50%。这一突破意义非凡，三星计划将其应用于第六代 HBM（HBM4）的生产，并预计在今年下半年实现量产。
1c DRAM 制程节点处于 11 至 12 纳米的范围，作为 10 纳米级的第六代产品，与当下主流的第 4 代（1a，约 14nm）以及第 5 代（1b，约 12 - 13nm）DRAM 相比，具备显著优势。它拥有更高的密度和更低的功耗，晶粒厚度也更薄。这些特性使得在 HBM4 中能够堆叠更多层次的记忆体，进而大幅提升容量与频宽密度。
当前，HBM 市场主要由 SK 海力士与美光主导。SK 海力士一马当先，率先出货基于 1b DRAM 制成的 HBM4 样品，并且在 HBM3E（第五代 HBM）的 8 层与 12 层市场占据主导地位。美光也紧随其后，积极发力。反观三星，在这一领域则落后较多。尽管三星曾向 AMD 供应 HBM3E，但未能通过 NVIDIA 的测试，这使得其在 AI 记忆体市场的市占率面临严峻挑战。
为了扭转不利局面，从去年开始，三星全力投入 1c DRAM 的研发工作，该项重任由 DRAM 开发室长黄相準（音译）主导。他指出，1c DRAM 性能与良率迟迟未能达标，根本原因在于初期设计架构存在问题，并强调 “若不从设计阶段进行彻底修正，想要取得进展将难如登天”。据了解，该项目在初期由于设计团队与制造部门缺乏有效协作，导致进度严重受阻。此次三星高层果断介入，对设计流程进行调整，这一举措充分彰显了三星重回技术领先地位的坚定决心。
在市场反攻策略方面，三星也制定了极为积极的计划。今年下半年，三星将按计划供应 HBM4 样品，并将 “客制化 HBM” 确立为新的战略核心。HBM4 允许将逻辑芯片（logic die）与 DRAM 进行堆疊整合，通过晶圆代工制程对整体架构进行优化，从而能够依据不同的应用需求，提供高效率的解决方案。为进一步强化整体效能与整合弹性，三星还引入了自研的 4 纳米制程，用于量产搭载于 HBM4 堆疊底部的逻辑芯片（logic die）。
值得关注的是，据韩国媒体《The Bell》报道，SK 海力士在 1c DRAM 的投资上相对保守，目前将重点转向以 1b DRAM 支持 HBM3E 与 HBM4 的量产，预计要到第七代 HBM（HBM4E）才会引入 1c 制程。这一情况凸显出三星希望凭借更早引入先进制程，在技术节点上抢占先机。倘若三星能够持续提升 1c DRAM 的良率，不仅有助于缩小与竞争对手之间的差距，还将显著增强其在 AI 与高效能运算市场中的供应能力，赢得客户更多的信任。