高通推出HBC近存计算架构：AI 加速器堆叠至DRAM下方，单位功耗带宽可达HBM方案的6倍

生成式 AI 算力规模持续快速扩张，但内存带宽的提升节奏难以匹配算力增长速度，行业普遍遭遇 “内存墙” 难题。大语言模型逐 Token 生成过程会产生海量内存读写需求，即便算力硬件性能充足，带宽短板也会造成硬件资源闲置，拉高整体运行功耗与长期使用成本。

现阶段 HBM 高带宽内存是 AI 加速芯片的主流配套方案。不过 HBM 依赖硅中间层完成封装，工艺复杂、研发与制造成本居高不下，同时芯片功耗与散热压力逐年走高，行业亟待寻找替代性技术路线。高通在本年度投资者日上对外公布全新 HBC 高带宽计算架构，跳出 HBM 技术路径，计划把 AI 计算单元通过 3D 堆叠工艺放置在 LPDDR 内存下方，重构加速器与存储器的连接模式。

二、HBC 架构工作原理与核心优势

HBC 架构的核心设计，是将独立的近内存 AI 加速器从主芯片 SoC 中拆分出来，垂直堆叠在 LPDDR 内存阵列之下，依靠 TSV 硅通孔技术完成芯片之间的高速互联。TSV 属于 3D 封装核心工艺，能够垂直穿透硅晶圆搭建导电通路，在极小空间内实现高速信号传输，大幅缩短数据传输距离。

这套设计带来四项核心技术优势：

高通把 HBC 架构建立在四项技术底座之上：3D 芯片整合能力、系统级整体设计、LPDDR 内存技术积累，以及长期优化低功耗芯片的工程经验。

三、官方性能指标与产品迭代路线

根据高通公开测试数据，HBC 架构多项能效指标显著优于现有方案：单位功耗带宽能够达到传统 HBM 产品的 5 至 7 倍；单位功耗存储容量为片上 SRAM 的 200 倍以上。第一代 HBC Gen1 搭配 AI250 加速器，单张加速卡有效带宽达到 133 TB/s，相比前代 AI200 搭配 LPDDR5X 的方案，带宽提升 18 倍。迭代版本 HBC Gen2 搭载 AI300 加速器，有效带宽较 AI200 提升 54 倍，单位功耗带宽最高可达到 HBM 的 7 倍。

产品量产节奏已经明确：

HBC Gen1+AI250 计划在 2027 年年中送出工程样品，启动客户测试；

HBC Gen2+AI300 预计在 2028 年正式推出，进一步拓展硬件扩展能力。

该架构属于高通 “蜻蜓” 数据中心算力平台的重要组成部分，整套平台整合 CPU、AI 加速器与近内存存储方案，面向大模型与智能体推理业务，目标持续降低单次算力运行成本。

四、技术思路早已存在，高通率先落地量产时间表

近内存计算并非全新技术构想，多家存储厂商与芯片设计企业都在开展同类技术研发，只是多数方案长期停留在实验室原型阶段，难以走向商业化量产。

ASIC 厂商智邦集成电路推出 DRAM-on-Logic 堆叠方案，可以在逻辑晶圆上堆叠 1 至 4 层 DRAM，带宽水平优于部分 HBM3E 产品；闪迪也在探索 NAND 闪存与计算芯片一体化堆叠方案，用来缓解高端 HBM 供给紧张问题。三星推出新一代 UFS 5.0 闪存，带宽相比前代实现翻倍。整个产业链都在尝试突破内存带宽瓶颈。

高通的差异化竞争力，在于不只发布技术原型，还给出清晰可落地的产品迭代计划。2027 年样品测试、2028 年推出第二代产品，把近存计算从技术概念推进到可商用的硬件产品阶段。与此同时，JEDEC 组织已经落地 SPHBM4 新标准，用低成本封装替代 HBM 昂贵的中间层结构，保住 HBM4 的带宽性能。两条技术路线并行推进，反映出全行业都在集中力量攻克内存墙难题。

五、HBC 架构的长处与现存约束

技术优势

待解决的现实约束

六、对 AI 算力产业链的中长期影响

HBC 架构落地，印证行业产业重心发生转移：AI 算力的主要矛盾，已经从芯片算力不足，逐步转变为内存带宽跟不上算力增长。在 GPU 与 AI 加速器性能成倍迭代的背景下，存储带宽增长速度显著滞后，内存墙限制了硬件算力释放。高通选择从芯片架构入手，依靠 3D 堆叠重构存算位置关系，而不是单纯依靠先进制程提升性能。

如果 HBC 能够按照时间表完成交付，并且兑现公开的能效指标，将会给 AI 推理市场提供一条区别于 HBM 的备选技术路线，也会间接改变存储行业的竞争格局。当前高端 HBM 市场集中度较高，而 HBC 以 LPDDR 为存储载体，有望拉动通用 DRAM 需求。近期海外存储大厂已调整产能结构，优先投产 DDR5 通用内存，HBM 高溢价阶段已经显现结构性变化。