应材推2纳米以下芯片布线技术　台积电、三星都采用

应用材料公司推出材料工程创新技术，透过使铜布线微缩到2纳米及以下的逻辑节点，来提高电脑系统的每瓦效能，这项技术也已经获中国台湾台积电、三星等大厂采用。
应用材料公司半导体产品事业群总裁帕布．若杰（Prabu Raja）博士表示：“AI 时代需要更节能的运算，其中芯片布线和堆叠对于效能和能耗至关重要。应材最新的整合性材料解决方案使业界能将低电阻铜布线微缩到新兴的埃米节点，同时我们最先进的低介电常数材料降低了电容效应并强化芯片结构强度，将 3D 堆叠提升到全新高度。”
随着产业规模微缩到 2 纳米及以下，更薄的介电材料使芯片的机械结构强度变弱，而变窄的铜线则会导致电阻急剧增加，进而降低芯片效能并增加能耗。
应用材料公司推出的最新整合性材料解决方案 IMS (Integrated Materials Solution)，在一个高真空系统中结合了六种不同的技术，包括业界首创的材料组合，能让芯片制造商将铜布线微缩到2纳米及以下制程。此解决方案是钌和钴（RuCo）的二元金属组合，可同时将衬垫厚度减少 33% 至 2 纳米，为无空隙铜回流提供更好的表面特性，并将线路电阻降低高达 25%，从而改善芯片效能和能耗。
采用 Volta 钌 CVD的新型应材Endura Copper Barrier Seed IMS（ 铜阻障层晶种整合性材料解决方案）被所有顶尖逻辑芯片制造商采用，并开始向3纳米节点的客户出货。
三星电子副总裁暨晶圆代工开发团队负责人Sunjung Kim 表示：“在图案化技术的进步推动装置尺寸缩小的同时，包括互连电网布线的电阻、电容和可靠性在内的其他领域仍存在关键挑战。为协助克服这些挑战，三星正采用多种材料工程创新，将微缩的优势扩展到最先进的节点。”
台积电共同营运长米玉杰表示：“半导体产业必须大幅提高能源效率，以实现 AI 运算的永续成长。降低互连电阻的新材料将在半导体产业中发挥关键作用，与其他创新一同精进整体系统效能和功率。”
应材是芯片布线制程技术的产业领导者。从 7 纳米到 3 纳米节点，互连布线步骤大约变成了三倍，使应材在布线领域的可服务市场机会增加超过 10 亿美元，每月产 10万片投产晶圆（WSPM）的绿地产能，约为60亿美元。展望未来，透过晶背供电的导入预计将使应材的布线商机再增加 10 亿美元，每10万片投产晶圆达到约70亿美元。