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新式3D互连可能更完美堆叠DRAM?

* 来源 : EE Times * 作者 : admin * 发表时间 : 2020-03-11
美国半导体IP公司Xperi揭露其可为DRAM提供一种更理想的堆叠途径——DBI Ultra 2.5D/3D互连,可制造8、12甚至16层晶片封装,因而拥有延伸超越摩尔定律的潜力…

“堆叠”(stacking)并不是什么新鲜事,但美国加州半导体技术授权公司Xperi认为,该公司可为DRAM提供一种更好的堆叠方法,并正将这项技术转移给记忆体制造商。
Xperi Corporation是一家代表Tessera和Invensas等广泛技术IP的公司,最近宣布与海力士(SK Hynix)达成一项新的专利和技术授权协议,授权其半导体IP产品组合,包括专注于下一代记忆体的Invensas DBI Ultra 3D互连技术。
Invensas总裁Craig Mitchell在接受《EE Times》的电话采访时表示,该公司的DBI Ultra平台由于能够制造8层、12层甚至16层晶片封装,因而拥有可让半导体产业延伸超越摩尔定律(Moore’s Law)的潜力。该公司拥有多种版本的直接键合互连(DBI)技术,可将两块晶圆接合在一起,从而应用于感测器、NAND和DRAM。“随着业界着眼于半导体领域的不断发展,3D变得越来越重要。”
DBI Ultra可实现低温、薄型的晶粒对晶圆(die-to-wafer)或裸晶对裸晶(die-to-die;D2D)混合键合互连,使用化学键合连接不同的互连层,而无需使用铜柱和底部填充,大降低整体堆叠高度,因此能实现比传统方法更薄的堆叠。它还可堆叠已知良好裸晶(known good die;KGD)——相同或不同尺寸、可在精细或粗糙晶片制程技术节点上进行处理,或在相同或不同晶片尺寸上制造——而且轻松地就能缩小至1 μm的互连间距。
相较于1-mm2最多625个互连开孔的传统铜柱互连,这项新的3D互连技术1-mm2)面积可容纳10万~100万个互连开孔,孔间距最小仅1微米(um),大幅提高了传输频宽。
Mitchell说,DBI技术首先吸引了必须做得轻巧超薄的小型影像感测器应用,很快地,该公司现也在努力地将这一制程扩展到其他市场和其他应用,包括3D NAND和DRAM。至于NAND方面,他认为主要的推动力在于减少成本的同时也降低功耗,以进一步扩大规模。
Invensas的DBI 3D整合技术由于可隔离周边逻辑和记忆体阵列,因而拥有最佳化NAND制程的潜力,而且还能提供比目前采用HBM更经济的方式来堆叠DRAM。
Mitchell指出,随着使用DRAM的高频宽记忆体(HBM)的出现,业界开始希望增加连接数量,加上高性能意味着更多的频宽。“装置之间的连接数量越来越多,但他们并不想增加晶片面积,因而开始寻求让连接之间的距离越来越小。这项技术就可以让他们将其缩小到非常精细的间距。”
此外,DBI Ultra和其他互连技术一样的是,它也可以灵活地支援2.5D、3D整合封装,还能整合不同的尺寸或制程的IP模组,因此,不但能用于制造DRAM、3DS、HBM等记忆体晶片,也可用于高整合的CPU、GPU、ASIC、FPGA、SoC。

Mitchell表示,随着DRAM市场和HBM不断堆叠越来越多的元件(有些情况下甚至高达16层),其目标在于更有效地扩展频宽互连,以及为特定领域提供更多服务。“当您堆叠到相当高的层数时,从热的角度来看,堆叠底部的性能与堆叠顶部的性能可能大不相同。”他说,DBI Ultra的解决之道在于让二者之间不再有间距。
Objective Analysis首席分析师Jim Handy表示,广义上来看,堆叠并不是什么新鲜事,而且也很难说Xperi在Invensas IP上所拥有的技术是否会向前迈出一大步。他指出Tessera也是Xperi产品组合的一部份。他说,Tessera早在1990年代就宣布了一种封装记忆体晶片的新方法,并宣称那是一种在当时的最佳方法,而Xperi基本上就是在做同样的事情。“他们采取某种方式堆叠晶片,因此也正在寻找需要进行堆叠的机会。”
Handy说,根据“锤子法则”,如果你唯一的工具是一把锤子,就很容易把每件事情都当成钉子来处理。突然之间,每一件事情的答案就是堆叠的晶片。“是否要这样做完全是另一回事。”他说,当然会有需要堆叠晶片的应用,例如手机,因为它们的占用空间很小,但是制造商又不愿意支付溢价。因此,对于那些愿意支付更高成本的人来说,堆叠晶片大幅提高了HBM的速度。
Xperi的新式堆叠技术价值终究在于它的“量”是否能达到让成本降低至足以被广泛采用的程度。“那么它最终将会在手机等对于成本更敏感的应用中找到一席之地。”
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