DDR5相关知识
* 来源 : * 作者 : admin * 发表时间 : 2021-11-09
2020 年 7 月 14 日，半导体标准化组织 JEDEC（Joint Electron Device Engineering Council）发表 JESD79-5 DDR5 SDRAM 标准，带来许多关键性性能强化。随英特尔近期正式发表第 12 代 Core 处理器（代号 Alder Lake），意味 2021 年是 DDR5 记忆体启航元年。
此文尽量设法排除高深莫测的DRAM相关技术名词，让各位迅速了解DDR5相对DDR4的优势与可能的影响，最后再同场加映英特尔Atom x6000系列引进的“In-Band ECC”技术，让大家瞧瞧英特尔如何在没有ECC模组下提供类似除错功能。
“理所当然”的提升资料传输率初期DDR5可提供超过DDR4 50%资料传输率，最终预期可达2.6倍8.4Gbps。回顾JEDEC SDRAM历代演进，提升幅度算颇惊人，但到头来也只是充分反应相隔八年累积的制程技术成长。
至于“一定会膨胀”的容量看似没什么好提，但后面会提到DDR5强化资料可靠性的手段。
更低电压与崭新电源架构
但当DDR5基础工作电压降到1.1V时，意味更小讯号容限，所以过去由主机板负责的电源管理功能，就转移到记忆体模组本身，因此DDR5会多一颗PMIC，直接控制记忆体电源，提供更佳讯号辨识能力。
不过多了这颗PMIC也就垫高成本，都将转嫁给制造商成本和消费者帐单，以及更高的缺料风险。
两倍的Bank群组、通道架构与突发存取长度Bank意指DRAM颗粒可单独运作的储存单元。DDR5采用八个Bank群组而成的32 Bank，是DDR4两倍。DRAM因储存原理是需定时更新（Refresh）资料的电容，DDR4与前代更新时无法执行其他操作，但DDR5可透过Same Bank Refresh （REFsb）命令，允许系统更新某些Bank时，可存取其他Bank的资料。
DDR5另一个规格面重大变化（也许是最重要者），在于将双通道实作于单模组。过去DDR都是72位元（64位元资料＋8位元ECC），但DDR5变成两组40位元（32位元资料＋8位元ECC）。两个较小独立通道可提高记忆体存取效率，特别是缩短存取延迟。分而治之的结构，也可便于提高讯号完整性。
看起来似乎好棒棒？但对伺服器会用到的ECC模组就不是这样了，因拆成两边都需要完整ECC，会增加额外颗粒数量，例如原本18个颗粒的ECC模组就可能变成20颗，意味更高成本。
再来就是跟以上双通道结构息息相关的突发存取长度（Burst Length）了，这数字决定单一读写指令可存取的资料量。DDR5的BL从DDR4八倍增到16，这对时下的主流处理器是个“魔术数字”。为何？DDR5的双通道结构让单次资料存取宽度变成32位元（4 Byte），BL16就代表“可一次填充处理器的64 Byte快取记忆体区块”。
换句话说，一条DDR5模组可同时满足两个64 Byte快取区块的需求，是DDR4两倍。
一般来说，JEDEC SDRAM的记忆体有效频宽比例，多半是约定俗成的80%（理论和实际毕竟有差距），但DDR5结合这么多架构改进，按某些记忆体模组厂商估算，这次有机会达85%~90%，很接近Rambus水准（号称90%以上）。搞了这么多年，JEDEC SDRAM“总算”看到Rambus的车尾灯，值得大书特书一下。
笔者不得不先谈谈Rambus这个英特尔晶片组发展史的黑历史了。Rambus发展出一系列所谓“Protocol-Based DRAM”将传统汇流排的定址、控制与资料，都包在类似网路封包的Packet内，然后DRAM内部整合大多数控制单元功能，每颗DRAM如同一个网路装置，连接一条超高速序列（Serial）汇流排“串串乐”。也因此，Rambus DRAM不能有空记忆体模组，未使用记忆体模组须安装“假的”CRIMM（Continuity RIMM）当终端。
Protocol-Based DRAM可用更少资料线就达成更高记忆体频宽，也会有更高记忆体有效频宽。Rambus的缺点也很明显，更长存取延迟、高昂制造成本、更高发热量，以及Rambus恶名昭彰的授权费。与PC133 SDRAM相比，同容量Rambus价格多达2~3倍。日后FB-DIMM（Fully-Buffered DIMM）也继承类似Rambus的精神，终究难逃相同的命运。
更高的资料可靠度以电容为储存原理的DRAM，颗粒容量及储存密度成长，背后藏着诸多潜在风险，如像构成地球低强度背景辐射的带电粒子，引起位元翻转的记忆体软错误（Soft Error)，这也成为潜在资安攻击目标。这也是为何高效能非挥发性记忆体一直视为迟早取代DRAM的主因之一（虽然迟迟没有发生）。
为了强化稳定性，DDR5支援晶粒内建除错（On-Die ECC）机制，每128位元资料就附带8位元除错码。不过笔者并不认为这能取代标准ECC模组，只能说确保容量更大的DDR5颗粒可维持和过去同等级的资料可靠度。
这会增加多少潜在颗粒成本，只有原厂自己心知肚明。总之谈钱伤感情，就干脆不谈了。
同场加映：英特尔Atom x6000系列的In-Band ECC
既然全文提到这么多次ECC，笔者就同场加映谈谈英特尔新一代Atom x6000处理器（代号Elkhart Lake）导入的In-Band ECC（或称In-Line ECC）技术，不需要ECC记忆体模组也能达到相似资料可靠度。
针对工业自动化的相关应用，英特尔Atom x6000系列补强不少新功能，如工业级时间敏感网路（Time Sensitive Networking，TSN）和时间协调运算（Time Coordinated Computing，TCC），安全性和管理性也丝毫不含糊。基本上，论针对特定生态系统的解决方案完整度，也是现阶段AMD依旧不及英特尔的先天弱点。
说穿了，In-Band ECC藉由DRAM内分割一块特定区域，存放记忆体资料的ECC码。以Atom x6000为例，每64 Byte资料分配到2 Byte ECC，记忆体容量预留1/32放置后者。处理器记忆体控制也势必多出相关后继处理步骤。
但天底下没有白吃的午餐，In-Band ECC固然达成“低成本的高可靠度”，但前提是牺牲记忆体的读写性能。照英特尔官方说法，启动In-Band ECC后，记忆体读取效能剧降至原本一半，记忆体写入更下探到三分之一。话说回来，这对工业物联网应用，或许的确是值得的代价。
最后，终于是升级记忆体的好时机了吗？
秉持勤俭持家的原则，笔者死守DDR3多年，连现在用的主机板都刻意选支援DDR3的华硕Z170M-3 D3，死撑活撑，直到最近微软Windows 11判了确定无法升级的死刑。看在迟早得面对现实升级整台桌机的份上，看到DDR5明显演化，说不想直奔DDR5绝对是骗人的。
但时下世界正处于史上前所未见的“万物缺料”，什么都涨，DDR5价格何时才能降到可负担的水准，笔者实在毫无乐观的理由，只能继续看硬体测试网站的效能测试数据过过干瘾了。
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